Veteranos da Apple Silicon e da Nuvia revelam um núcleo de CPU incomum que mantém em aberto suas opções de ISA

A Nuvacore é uma startup de CPUs relativamente recente, fundada por engenheiros experientes com passagens pela Apple, Nuvia e Qualcomm, e agora começa a revelar como planeja desenvolver seu primeiro núcleo de processador de uso geral, de codinome WarpCore. Gerard Williams III, John Bruno e Ram Srinivasan fundaram a empresa, e todos têm vasta experiência em design de CPUs personalizadas. Williams cofundou a Nuvia anteriormente, antes de a Qualcomm adquirir a empresa. Posteriormente, a Nuvacore também trouxe David Williamson, ex-líder de engenharia de CPUs da Apple, para o cargo de vice-presidente sênior de engenharia de hardware.

A empresa começa agora a explicar o que torna o WarpCore diferente. Em uma publicação no X publicada em 29 de setembro, a empresa apresentou o que chama de modelo de desenvolvimento "Core First". Em vez de escolher uma arquitetura de conjunto de instruções no início do projeto, a Nuvacore afirma que pode desenvolver primeiro grande parte da propriedade intelectual fundamental do núcleo da CPU e selecionar a ISA posteriormente, dependendo do sistema que ela ou um de seus parceiros quiser desenvolver.

Isso representa um afastamento notável da metodologia convencional de design de CPUs, na qual a ISA alvo costuma moldar o projeto desde o início. A Nuvacore afirma que separar partes da microarquitetura do conjunto de instruções dá aos engenheiros mais liberdade para priorizar o desempenho, a eficiência energética e a área do chip. A empresa ainda não informou qual ISA o WarpCore usará. No entanto, seus materiais de recrutamento mencionam RISC-V, Arm64 e x86 como arquiteturas relevantes para seu trabalho de engenharia, o que sugere que o design subjacente está sendo desenvolvido com considerável flexibilidade em relação à ISA.

É claro que isso não significa que um conjunto de instruções possa simplesmente ser acoplado ao núcleo no final. A decodificação, os níveis de privilégio, a ordenação de memória, o tratamento de exceções e a compatibilidade de software ainda impõem grandes restrições ao design de CPUs. No caso da Nuvacore, aparentemente é possível desenvolver boa parte dos componentes críticos para o desempenho antes de definir a ISA final.

Os anúncios de emprego da empresa oferecem algumas pistas sobre o que esse trabalho fundamental envolve. A empresa está contratando engenheiros para áreas como previsão de desvios, escalonamento de instruções, renomeação de registradores, execução fora de ordem, projeto de carga/armazenamento, subsistemas de cache e memória, coerência e modelagem de desempenho. Também está recrutando para funções de RTL, verificação e projeto físico, incluindo trabalhos que se estendem até o tape-out e a correlação pós-silício.

A questão jurídica relacionada à escolha da ISA também continua sem solução. O RISC-V é relativamente simples, pois não exige uma licença de arquitetura ao estilo da Arm. Uma implementação da Arm baseada na própria microarquitetura da Nuvacore exigiria os direitos de arquitetura apropriados da Arm em algum momento e, considerando que a Arm vende IP de projeto de CPU, obtê-los poderia ser complicado — ainda mais por causa da disputa jurídica da Arm com a Qualcomm/Nuvia no passado. Por fim, o x86 apresenta uma barreira ainda maior, pois os direitos de implementação são rigidamente controlados.

Isso levanta outra possibilidade: o WarpCore pode ter sido concebido como um IP de CPU reutilizável, que parceiros com as licenças de arquitetura relevantes possam adaptar. A própria empresa ainda não esclareceu se seu modelo de longo prazo será centrado em CPUs completas, IP de núcleos licenciável, silício semipersonalizado ou alguma combinação dessas opções.

Por enquanto, detalhes importantes como o nó de processo, a hierarquia de cache, a configuração do pipeline, os recursos vetoriais ou o cronograma de tape-out do WarpCore não foram divulgados, mas o fato de a empresa estar mantendo deliberadamente em aberto a decisão sobre a ISA faz deste um dos projetos de CPU desenvolvidos do zero mais incomuns atualmente em desenvolvimento.