Patch para o QEMU criado por um engenheiro da AMD confirma detalhes da CPU Zen 6 Epyc-Venice, incluindo uma correção para uma falha de segurança de longa data

O engenheiro de software da AMD, Ben Cheatham , enviou uma série de quatro patches à lista de discussão de desenvolvimento do QEMU que adiciona um modelo oficial de CPU “Epyc-Venice” ao código de emulação x86 do projeto. O patch, datado de 30 de junho de 2026, oferece a primeira visão em código-fonte do conjunto de recursos CPUID e da hierarquia de cache dos futuros processadores de servidor Zen 6 Epyc da AMD, conhecidos pelo codinome Venice. Uma saída separada do lscpu enviada a pelo OpenBenchmarking a partir de uma amostra de engenharia real do Epyc-Venice corrobora as especificações do patch no chip real.

O novo modelo é definido com a família 26, modelo 80 e stepping 0, e se identifica perante os sistemas operacionais convidados como “AMD EPYC-Venice Processor”. Ele se baseia no conjunto básico de recursos do modelo Epyc-Turin (Zen 5) existente e adiciona várias novas extensões ao conjunto de instruções: AVX512 FP16, AVX-IFMA, AVX-NE-CONVERT, AVX-VNNI-INT8 e uma nova instrução AVX512 Bit Matrix Multiply (BMM), introduzida anteriormente na mesma série de patches. O modelo também oferece suporte ao CET Shadow Stack, ao TSC_ADJUST e a um novo recurso de mitigação de execução especulativa denominado Enhanced Return Address Prediction Security (ERAPS).

Notavelmente, o patch define um sinalizador SRSO_NO, indicando que o núcleo não está vulnerável ao Speculative Return Stack Overflow, uma falha de execução especulativa que afetou as gerações anteriores do Zen. A saída do comando lscpu do OpenBenchmarking confirma isso de forma independente em hardware real, exibindo “Spec rstack overflow: Not affected.” O SRSO explora o preditor de endereço de retorno da CPU, induzindo-o a executar código de forma especulativa em um endereço escolhido pelo invasor antes que a previsão incorreta seja detectada; os chips Zen anteriores da AMD dependiam de medidas de mitigação por software, como a limpeza do estado de previsão de ramificação em trocas de contexto, o que acarreta um custo de desempenho. Uma correção no nível do hardware significa que os núcleos Venice bloqueiam essa via de ataque diretamente no silício, em vez de por meio de patches de software, reduzindo a sobrecarga. Essa mitigação de hardware é combinada com o ERAPS, um novo mecanismo que parece gerenciar a quantidade de histórico de endereços de retorno que o preditor rastreia por convidado, com base no parâmetro RAPSIZE discutido na mesma série de patches.

(Vale ressaltar que a maioria das CPUs da Intel da década anterior apresenta vulnerabilidades fundamentalmente semelhantes que exploram a previsão de ramificação de hardware, sendo que os patches para essas vulnerabilidades acarretam perda de desempenho para os usuários.)

A configuração de cache listada no patch apresenta um cache de dados L1 de 48 KB com 12 vias e um cache de instruções L1 de 32 KB com 8 vias por núcleo, sem alterações em relação à geração Zen 5 Turin. O cache L2 é indicado como 1 MB por núcleo, com 16 vias e inclusivo, também correspondendo ao Turin. O cache L3 é indicado como 64 MB, com 16 vias, compartilhado no nível do die. A amostra do OpenBenchmarking também corresponde a isso.

Embora nenhuma das fontes especifique o suporte à memória ou os preços, o diretor de tecnologia (CTO) da AMD, Mark Papermaster , confirmou separadamente que o Epyc Venice será apresentado oficialmente no evento “Advancing AI” da AMD, que ocorrerá em https://www.amd.com/en/corporate/events/advancing-ai.html em São Francisco, nos dias 22 e 23 de julho, o que significa que as especificações completas, os preços e os detalhes sobre a disponibilidade devem ser divulgados nos próximos dias.